प्रोसेसर निर्माता कभी भी मौलिक और अनुप्रयुक्त अनुसंधान और विकास को नहीं रोकते हैं, इसलिए अब ताइवान सेमीकंडक्टर मैन्युफैक्चरिंग कं। (TSMC) ने अपनी N2 (2nm श्रेणी) निर्माण प्रक्रिया के लिए 2025 में मल्टी-वॉल्यूम मैन्युफैक्चरिंग (HVM) में प्रवेश करने के लिए एक समयरेखा निर्धारित की है, यह कंपनी के लिए अपनी अगली प्रक्रिया के बारे में सोचने का समय है। अगर नई अफवाहों पर विश्वास किया जाए, तो TSMC जून में अपनी 1,4nm क्लास तकनीक की आधिकारिक घोषणा करने जा रही है।
इस प्रकार, बिजनेस कोरिया के अनुसार, TSMC ने जून में 3nm वर्ग निर्माण प्रक्रिया के विकास के लिए अपना N3 नोड (1,4nm वर्ग) विकसित करने वाली टीम को स्थानांतरित करने की योजना बनाई है। एक सामान्य नियम के रूप में, फाउंड्री और चिप निर्माता कभी भी आधिकारिक तौर पर मील के पत्थर की घोषणा नहीं करते हैं, इसलिए हमें TSMC की एक प्रेस विज्ञप्ति को यह कहते हुए देखने की संभावना नहीं है कि इसकी 1,4nm चिप पर विकास शुरू हो गया है। इस बीच, TSMC जून के मध्य में अपनी प्रौद्योगिकी संगोष्ठी आयोजित करने के लिए तैयार है, और वहाँ कंपनी नोड के बारे में कुछ संक्षिप्त विवरण प्रकट कर सकती है जो N2 निर्माण प्रक्रिया को बदल देगा।
मानक तकनीकी डिजाइन प्रक्रिया में तरीके, अनुसंधान और विकास खोजने के चरण शामिल हैं। पाथफाइंडिंग में सामग्री और भौतिकी पर मौलिक शोध जैसी चीजें शामिल हैं, और कई मामलों में यह एक साथ कई चिप्स पर किया जाता है। अभी के लिए, TSMC की 2nm पाथफाइंडिंग शायद खत्म हो गई है, इसलिए मौलिक भौतिकी और रसायन विज्ञान में विशेषज्ञता वाले प्रासंगिक समूह 2nm के उत्तराधिकारी पर काम कर रहे हैं, जिसे 1,4nm या 14 एंगस्ट्रॉम कहा जा सकता है।
TSMC का 2nm गेट गेट फील्ड इफेक्ट ट्रांजिस्टर (GAAFETs) पर आधारित है, लेकिन 0,33 (0,33 NA) के संख्यात्मक एपर्चर के साथ मौजूदा चरम पराबैंगनी (EUV) लिथोग्राफी का उपयोग करेगा। TSMC के 2nm के विवरण को देखते हुए जिसे हम आज जानते हैं, यह संभव है कि इसका उत्तराधिकारी GAA ट्रांजिस्टर रखेगा, लेकिन यह वास्तव में देखा जाना बाकी है कि क्या यह 0,55 के संख्यात्मक एपर्चर के साथ EUV टूल पर स्विच करने जा रहा है।
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